常规的CMOS结构中，电源与地之间存在寄生的PNPN即SCR结构。当SCR被触发时，电源到地之间存在低阻通道，引起较大电流，破坏电路工作甚至烧毁电路，这就是闩锁效应 (Latch-up)。为避免闩锁效应，早期采用SOS (Silicon On Sapphire) 技术制作CMOS电路，即在蓝宝石绝缘衬底上外延硅，之后制作器件，这就有效的避免MOS管的源、漏区和衬底之间形成PN结。但是，蓝宝石价格昂贵，无法普及；蓝宝石和硅晶格不匹配，影响外延硅的质量。故研究采用SiO2代替的蓝宝石的可能性势在必行，即SOI (Silicon On Insulator)。20世纪80年代中期，注氧隔离和硅片键合等技术逐渐成熟，促使大面积的SOI硅片商用成为现实。20世纪90年代后，薄膜全耗尽 (Full Depletion，FD) SOI CMOS的研究越来越受到重视，因为FD SOI CMOS不仅可以消除闩锁效应，而且较大的减小寄生电容，有利于提高速度。同时也便于实现浅结，有利于抑制短沟道效应。FDSOI器件具有很好的按比例缩小的性质，更适合于深亚微米CMOS技术的发展需求。

1. SOI CMOS结构

图1揭示了SOI CMOS的结构特点。器件的有源区和硅衬底之间有一层较厚的SiO2，这层氧化层称为埋氧化层，是在制作SOI材料是形成的。

用SOI材料制作的MOS晶体管和体硅MOS晶体管在结构上和性能上都有差别。体硅MOS晶体管的体区和衬底连通，通过衬底引出MOS管的体区；而SOI MOSFET的体区和衬底隔离，一般体区没有引出，体电位是浮空的，从而引会起浮体效应。为避免浮体效应可专门设计体区的引出端，把体区接固定电位。SOI材料的衬底电位不是SOI MOSFET的体电位。由于衬底和沟道之间是埋氧化层，衬底相对沟道区也相当于一个MOS结构，因此一般把SOI MOSFET的衬底叫做背栅。严格来说，SOI MOSFET是五端器件：栅、源、漏、体和衬底五端，如图2。

SOI MOSFET的性能与**层硅膜厚度有关。如果硅膜厚度 ( 是硅表面达到强反型时的较大耗尽厚度)，这种器件中正栅和背栅在硅膜中形成的耗尽层不会连通，中间还存在中性的体硅区，因此背栅对MOSFET性能基本没有影响，这种SOI MOSFET叫做膜厚器件。膜厚器件的特性和体硅MOS器件基本相同，只是存在浮体效应。目前SOI CMOS中采用的主要是薄膜器件，即 。这种情况在栅电压的作用下可以使**层硅膜全部耗尽，因此叫做薄膜全耗尽 (FD) SOI MOSFET。图3比较了体硅MOSFET、厚膜和薄膜SOI MOS器件的能带图，所有MOS都处于开启状态。从图中可以看出，体硅MOSFET中不存在背栅，厚膜SOI MOSFET中背栅基本不影响正栅的作用，而在薄膜SOI MOSFET中有较强的正、背栅耦合作用，因此器件性能同时受正、背栅电压影响，而且受硅膜厚度影响。薄膜SOI MOSFET可以通过减薄硅膜厚度抑制短沟道效应，获得接近理想的亚阈值斜率。另外，对于硅膜很薄的器件，可以使整个硅膜内全部反型、使载流子迁移率增大，提高器件的跨导。当MOS器件尺寸缩小到深亚微米甚至更小时，薄膜SOI MOSFET的这些优越性更具吸引力。

2.SOI CMOS基本工艺

目前形成SOI材料的主要三种技术。

2.1.注氧隔离技术 (Separation by IMplanted OXygen，简称SIMOX)

SIMOX SOI材料是通过高能量、大剂量注氧在硅中形成埋氧化层。通常要求O+的剂量在1.8×1018cm-2左右，远**一般集成电路加工过程中的离子注入剂量。采用高能量 (~200keV) 注入，使氧离子注入到硅片表面下一定深度。离子注入后经过高温退火，在硅片中形成一层埋置的二氧化硅。埋氧化层把原始硅片分成两部分，上面的薄层硅用来做器件，下面是硅衬底。图4说明了SIMOX SOI材料的形成原理。由于高能量注入会对硅片造成损伤，因此用来做器件的**层硅膜的质量不如体硅材料。

2.2.键合减薄技术 (Bonding Etch-back，简称BE)

把两个生长了氧化层的硅片键合在一起，两个氧化层通过键合粘在一起成为埋氧化层。然后将其中一个硅片腐蚀抛光减薄，成为做器件的薄硅片作为支撑的衬底，如图5所示。这种技术与SIMOX技术相比，**层硅膜的质量较好些，但是不易形成很薄的硅膜。此外，如果硅片面积很大，键合时氧化层之间容易出现空洞。

2.3.智能剥离技术 (S ** rt Cut)

智能剥离技术于1995年发展起来，主要是解决了如何用键合技术形成薄膜SOI材料。

先在硅片A表面形成一定厚度的氧化层（即SOI材料中的埋氧层），如图6a所示。然后在硅片中注入氢离子，在注入处形成微空腔。注入的深度决定剥离后的SOI材料**层硅膜的厚度，如图6b所示。把硅片A和一个支撑硅片B进行键合，如图6c所示。键合的硅片先进行低温退火，注氢处微空腔内产生内部压强而发泡，使硅片在此处剥离，如图6d所示。然后进行高温退火，增加键合强度，并恢复由于注氢在**层硅膜引起的损伤。最后再经过CMP抛光使表面平整，如图6e所示。利用智能剥离技术可以形成高质量的薄硅膜SOI材料。

形成SOI材料后，在上面制作CMOS器件，该工艺和体硅CMOS基本相同。由图1的SOI CMOS剖面结构可以看出用SOI材料制作的CMOS电路*制作阱，这使它的工艺过程比体硅CMOS简化，且节省面积提高集成度。

SOI CMOS可以和体硅CMOS一样采用LOCOS隔离技术，但*场区注入。因为场氧化层和SOI材料本身的埋氧层连通，使器件之间完全隔离，不存在场区寄生MOS晶体管的问题。对薄硅膜的SOI CMOS，需要的场氧化层厚度相应减小，从而减小LOCOS工艺产生的鸟嘴对有源区的侵蚀。LOCOS隔离以后的工序和体硅CMOS相同 (参考：范先生：CMOS集成电路的基本制造工艺——以0.18 μm 反相器为例)。对SOI CMOS还可以采用台面隔离技术，这种工艺更加简化，只要通过一次光刻刻蚀出硅岛 (即每个器件的有源区)，不需要任何其他隔离工序。暴露的硅岛侧壁在后续加工中被氧化层覆盖。图7是基于台面隔离的SOI CMOS基本工艺流程。

3.SOI CMOS的优越性

在SOI CMOS中，每个器件都被氧化层包围，完全与周围器件隔离，从根本上消除闩锁效应。由于不存在源、漏区和衬底形成的PN结，减少了MOS晶体管的寄生电容。同时埋氧层也增加了互连线和衬底之间的绝缘层厚度，较大减小了互连线的寄生电容。0.6μm工艺的SOI CMOS和体硅CMOS的寄生电容差异由下表1所示。减小电容有利于提高电路的速度，降低电路的功耗。有源区和衬底的隔离减少了α粒子的影响，使SOI CMOS电路有较强的抗软失效能力。此外，SOI MOSFET较大减小了源、漏区PN结面积，从而减小了PN结泄放电流。SOI MOSFET的这些优良性能使SOI CMOS电路更适合在航天、航空以及高温等恶劣环境下工作。

采用SOI技术还可以实现三维立体集成，如图8所示。这种多层有源区的三维立体结构为提高集成电路的集成密度提高了新的途径。采用三维立体结构还可以使电路模块之间通过垂直路径直接连接，有利于减少互连线的长度，从而减小延迟、降低功耗、提高电路性能。

近年来，在常规SOI MOSFET基础上发展了很多适合于纳米CMOS的新型器件结构，如SON (Silicon On Nothing) 或SOA (Silicon On Anything) 器件，双栅SOI MOSFET，硅台垂直沟道MOSFET等。SOI CMOS技术有广阔的发展前景。目前SOI CMOS工艺技术还无法取代体硅CMOS技术，主要是因为SOI CMOS工艺没有体硅CMOS工艺成熟，SOI材料的硅膜质量还不如体硅材料，另外SOI CMOS的成本比体硅CMOS高。随着SOI CMOS工艺的不断成熟，硅膜质量的进一步改善，SOI技术将会得到越来越多广泛的应用。SOI CMOS具有高密度、高速度、低功耗和高可靠性等优点，将成为21世纪VLSI的主流技术之一。

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